Karim Sabra

Organisation : CNRS – Institut de Physique des 2 Infinis (IP2I), Lyon

Contexte : 2ème année d’alternance (4ème année du diplôme d’ingénieur)

Ce que j’ai fait

• Migration de la PLL de TSMC 130 nm vers TowerJazz 180 nm
• Redimensionnement des transistors et du filtre de boucle
• Simulations Spectre des blocs (PFD, pompe de charge, VCO, diviseur, boucle complète)
• Validation du temps de verrouillage (1,5–2 µs), jitter (~2 ps RMS), fréquence stable (160 MHz)
• Layout avec floorplanning, guard rings, extraction des parasites
• Optimisation post-layout : fréquence 2,58 GHz, jitter réduit à 7 ps

Résultats

• PLL validée et intégrée dans l’ASIC PICMIC-1
• Horloge stable à 160 MHz
• Autonomie acquise en layout analogique et vérification

Livrables

Rapport 4ème année (FR, PDF)

Contexte : Projet académique sur FPGA couvrant la métastabilité, la conception FSM et la communication série en VHDL.

Ce que j’ai fait

• Étude de la métastabilité : Implémentation de bascules en VHDL, simulation de violations setup/hold, ajout de synchroniseurs.
• Pilote de moteur pas à pas : FSM en VHDL pour plusieurs modes (Full Step faible/fort couple, Half Step précision), testé sur FPGA avec un moteur.
• Diviseur d’horloge dynamique : Contrôle de la vitesse du moteur et synchronisation des FSM.
• Communication UART : Conception TX/RX en VHDL, générateur de baudrate, oversampling, et validation en boucle locale sur FPGA.

Résultats

• Compétences pratiques en conception numérique, VHDL et prototypage FPGA.
• FSM validées par simulation (ModelSim) et tests sur carte FPGA.
• Autonomie sur la gestion des domaines d’horloge et des interfaces série.

Livrables

Rapport complet (FR, PDF)

Contexte : Projet académique incluant salle blanche, circuits analogiques et prototypage PCB

Ce que j’ai fait

• Formation en procédés salle blanche : photolithographie, spin-coating, exposition UV, dépôt métallique
• Conception de circuits analogiques d’amplification
• Schémas et routage PCB sous KiCad
• Soudage manuel du PCB et assemblage complet
• Tests STM32 (timers OK, ADC partiel)

Résultats

• Flux complet de conception de microsenseur
• Chaîne analogique opérationnelle et acquisition numérique partielle
• Expérience pratique en microfabrication et PCB

Livrables

Poster de présentation (FR, PDF)

Organisation : Instituto de Microelectrónica de Sevilla (IMSE-CNM, CSIC/Université de Séville)

Contexte : Stage international – encadré par le Dr José M. de la Rosa

Ce que j’ai fait

• Revue bibliographique sur les ΣΔ CT (OSR, SNR, SNDR, ENOB)
• Analyse paramétrique Active-RC et Gm–C sous Spectre/OCEAN
• Développement d’un script OCEAN unifié
• Création d’une interface Python (Tkinter) pour lancer les sweeps
• Production de datasets validés (CSV + SNR/SNRD plots) pour IA/ML

Résultats

• Flux d’automatisation réutilisable multi-topologies
• Datasets propres pour entraînement ML
• Documentation et GUI remis à l’équipe

Livrables

Rapport de stage (EN, PDF)

Contexte : Projet personnel collaboratif visant à intégrer le coprocesseur vectoriel RISC-V Vicuna dans le microcontrôleur X-HEEP, avec un objectif de prototypage FPGA et de benchmarks.

Ce que je fais

• Étude de l’architecture X-HEEP, des banques mémoire, des bus, et des interruptions CLINT/PLIC.
• Analyse de l’interface du coprocesseur Vicuna et des instructions RISC-V supportées.
• Définition du chemin d’intégration via les ports maître/esclave de X-HEEP et l’interface core-v-x du cv32e40x.
• Mise en place d’un banc de simulation et de tests simples (addition vectorielle, multiplication, AXPY).
• Préparation d’un bring-up sur FPGA pour exécuter des noyaux et mesurer cycles et débits.

Statut

En cours

Stack

SystemVerilog, Verilator, FuseSoC, Vivado, RISC-V GCC, FreeRTOS

Livrables prévus

• Dépôt HDL et scripts de build
• Notes d’intégration et guide de bring-up
• Résultats de benchmarks (AXPY, convolution 3×3, GEMM)
• Courte vidéo de démonstration

Pourquoi c’est important

X-HEEP est un microcontrôleur RISC-V open-source et configurable conçu pour être étendu par des accélérateurs et périphériques. Vicuna est un coprocesseur vectoriel prédictible en temps, sans anomalies temporelles, ce qui facilite l’analyse du pire temps d’exécution tout en accélérant des tâches massivement parallèles.