Karim Sabra

Organisation : CNRS – Institut de Physique des 2 Infinis (IP2I), Lyon

Contexte : projet principal de 5ème année, toujours en développement, avec montée en maturité vers une intégration ASIC.

Ce que j’ai fait

• Implémentation et intégration du cœur numérique du TDC dans une chaîne readout ASIC : reset/clear propres, séquencement robuste, interfaces sûres, protections contre états illégaux.
• Développement et maintenance d’un environnement de vérification SystemVerilog auto-checking : stimulus, moniteurs, scoreboards, checks pass/fail, logs orientés debug.
• Vérification des handshakes ready/valid, FIFO de streaming et logique de sequencing, y compris corner cases et scénarios sous backpressure.
• Écriture d’assertions SVA (bases) pour propriétés de sûreté et d’ordering : reset, handshakes, protections d’états illégaux.
• Campagnes de 10 000+ simulations auto-checking sur 100+ seeds sous Xcelium, debug via waveforms/logs, et boucle de correction avec les designers.
• Pipeline Python de parsing + extraction pour suivre les KPI et soutenir la calibration (tendances, analyses, sanity checks).

Résultats (simulation)

• Précision temporelle : ~20 ps RMS → ~8 ps RMS.
• Dead time TDC : ~80 ns → ~40 ns.

Objectif

• Industrialiser le flux RTL → vérification → calibration → critères go/no-go → intégration → tape-out, avec traçabilité et régressions robustes.

Livrables

Docs détaillées et rapports internes disponibles sur demande. (Dépôt public : à venir.)

Contexte : projet de récapitulatif couvrant conception numérique, Linux embarqué, RTOS, réseau et cloud. Volontairement large.

Ce que j’ai fait

• Intégration de VexRiscv RV32IM sur Nexys A7-100T. Boot Linux manuel. Mise en service Ethernet + protocole UDP léger pour échanger les événements de plaque avec BeagleY-AI.
• Sur BeagleY-AI, flash du TI Edge AI SDK. Pipeline IMX219 avec tiovxisp et multiscaler. Modèles TIDL sur DSP pour la détection, réglage des buffers et caps pour un débit temps réel stable.
• FSM côté FPGA en Verilog pour piloter la barrière à la réception d’un événement. Ajout d’un stub moteurs pas-à-pas et sécurités porte.
• Notes de bring-up caméra, script de mesure de latence et trame de télémétrie UDP minimale.

Résultats

• Streaming + détection temps réel sur DSP, handoff Ethernet fiable vers le FPGA.
• FSM barrière actionnée sur événements validés.

Livrables

Dépôt et docs à venir.

Suite

• BDD clients, facturation, RFID, moteurs pour caméras/portes, matrice de capteurs, écrans d’état.
• Tableau de bord Ops, override distant, MàJ OTA, logs et cybersécurité avec redondance de base.

Contexte : Projet académique sur FPGA couvrant la métastabilité, la conception FSM et la communication série en VHDL.

Ce que j’ai fait

• Étude de métastabilité, synchroniseurs et vérifs temporelles.
• Pilote moteur 28BYJ-48 + ULN2003, FSM multi-modes.
• Diviseur d’horloge pour la vitesse et la synchro modules.
• UART TX/RX, générateur de baud, oversampling, boucle locale.

Résultats

• Compétences renforcées en conception numérique et prototypage FPGA.
• FSM validées en simu et sur carte.

Livrables

Rapport complet (FR, PDF)

Contexte : salle blanche, circuits analogiques et prototypage PCB

Ce que j’ai fait

• Procédés salle blanche : photolitho, spin-coating, UV, dépôts métalliques.
• Conditionnement analogique à AOP.
• PCB sous KiCad, soudage manuel, assemblage complet.
• Drivers STM32, timers OK, ADC partiel.

Résultats

• Flux complet de fabrication à validation.
• Front-end analogique opérationnel, acquisition partielle.

Livrables

Poster (FR, PDF)

Contexte : montée en compétences RTL, vérification et archi. Accent sur packages propres, enums typés et contrôle lisible.

Ce que j’ai fait

• Datapath RV32I monocycle en SystemVerilog : contrôle, ALU, sign-extend, fichier de registres, mémoires instruction/données.
• Enums typés pour opcodes/ALU. Mémoire avec byte-enable et décodeur load/store pour accès partiels.
• Tests cocotb unitaires et intégrés, y compris vérifs ALU randomisées et charges partielles.
• Préparation à l’intégration SoC via interfaces claires et package de configuration.

Résultats

• Exécution de programmes simples en simulation. ALU, loads/stores, branches et accès partiels passent la batterie actuelle.

Crédits

Suivi du tutoriel “The HOLY CORE project, A full RISC-V RV32I Core Tutorial, Single cycle edition”, avec adaptations personnelles.

Livrables

Dépôt et docs à venir.

Organisation : CNRS – Institut de Physique des 2 Infinis (IP2I), Lyon

Contexte : 2ème année d’alternance (4ème année du diplôme)

Ce que j’ai fait

• Migration de la PLL de TSMC 130 nm vers TowerJazz 180 nm.
• Redimensionnement des transistors et du filtre de boucle.
• Simulations Spectre des blocs et de la boucle complète.
• Verrouillage 1,5–2 µs, jitter ~2 ps RMS, 160 MHz stables.
• Layout : floorplanning, guard rings, extraction des parasites.
• Post-layout : VCO 2,58 GHz, jitter 7 ps.

Résultats

• PLL validée et intégrée dans PICMIC-1.
• Horloge 160 MHz stable.
• Autonomie en layout/vérification analogique.

Livrables

Rapport 4ème année (FR, PDF)

Organisation : Instituto de Microelectrónica de Sevilla (IMSE-CNM, CSIC/Université de Séville)

Contexte : stage international sous la direction du Dr José M. de la Rosa

Ce que j’ai fait

• Revue ΣΔ CT, OSR, SNR, SNDR, ENOB.
• Paramétrages Active-RC et Gm-C sous Spectre/OCEAN.
• Script OCEAN unifié.
• GUI Python Tkinter pour piloter les sweeps.
• Datasets propres pour ML.

Résultats

• Flux réutilisable multi-topologies.
• Datasets nets pour entraînement.
• Handover amélioré via GUI + rapports.

Livrables

Rapport de stage (EN, PDF)